Sur par exemple :
[ Lien ] Le nombre cycles affichés suposent les conditions suivantes :
Les instructions se trouvent dans le cache cpu (prefetch queue)
Aucun accès au bus ne requiert de "wait states"
Le bus est livre d'accès
Il n'y a pas d'execptions ou de trappes durant l'exécution
et enfin les opérandes en mémoire centrale sont allignées
Les différences observées tiennent très vraisemblement au premier point.
Amicalement